Avance chino en la fabricación de chips: los nuevos transistores GAA abren el camino al proceso de 3 nm, pero se enfrentan a retos de producción

Investigadores de la Academia China de Ciencias (CAS) han logrado un avance significativo en el desarrollo de transistores de puerta envolvente (GAA), que muestran potencial para alcanzar un rendimiento comparable al avanzado proceso de 3 nanómetros. Este paso podría acercar a China a superar las barreras tecnológicas en la fabricación de semiconductores, permitiendo utilizar el equipamiento DUV de litografía heredado existente para alcanzar nuevos estándares. Sin embargo, pese a este éxito científico, la escalabilidad real de la producción se enfrenta a obstáculos importantes relacionados con las etapas media y final del proceso de fabricación.

Tecnología GAA: una nueva era en el control de la corriente

Los transistores, base de toda la electrónica moderna, funcionan como interruptores microscópicos que controlan el flujo de corriente eléctrica. En los nuevos desarrollos de CAS se ha empleado la arquitectura GAA, que difiere radicalmente del estándar anterior FinFET. Si los transistores FinFET tienen una estructura vertical que recuerda a una aleta, los transistores GAA rodean la señal eléctrica por todos lados. Esto proporciona un control mucho más preciso de la corriente, minimizando las fugas y aumentando la eficiencia.

Los especialistas de CAS informan de cifras impresionantes para sus nuevos transistores: la relación de encendido-apagado supera los 500 000. Esto significa que la diferencia entre la corriente en estado encendido y apagado es colosal, lo que indica un control casi perfecto y, como consecuencia, una menor demanda de energía y una mayor velocidad de funcionamiento.

Litografía DUV y el desafío del proceso de 3 nm

Uno de los aspectos clave del desarrollo de CAS es la posibilidad de fabricarlos mediante equipos de litografía DUV. Esta tecnología, aunque se considera obsoleta para los procesos más avanzados, tiene una ventaja importante en forma de amplia disponibilidad y menor coste en comparación con la litografía EUV, utilizada para producir los chips más punteros. Tradicionalmente, la longitud de onda de la luz utilizada en la litografía DUV es insuficiente para lograr la precisión necesaria para un proceso de 3 nm.

Sin embargo, los investigadores de CAS probablemente han aplicado una combinación de técnicas, como el grabado multicapa para reducir el grosor de las capas y la litografía DUV por inmersión con agua ultrapura. Estos métodos permiten mejorar la resolución del láser, lo que a su vez hace posible alcanzar parámetros cercanos al estándar de 3 nm, antes accesible solo mediante tecnología EUV. La implementación exitosa de transistores GAA permite reducir de forma significativa la densidad de integración, manteniendo al mismo tiempo un alto rendimiento que antes exigía una arquitectura FinFET más densa.

Limitaciones de fabricación: MEOL y BEOL como “cuello de botella”

Pese al gran avance en la creación de los propios transistores (la etapa Front-End-Of-The-Line, FEOL), el verdadero desafío para los fabricantes chinos, en particular para la empresa SMIC, son las etapas posteriores de producción: Middle-End-Of-The-Line (MEOL) y Back-End-Of-The-Line (BEOL).

MEOL se encarga de crear las interconexiones metálicas que conectan cada transistor con el circuito general. Este proceso requiere grabar canales extremadamente precisos que luego se rellenan con metal. BEOL abarca todas las capas externas del cableado metálico que conectan los componentes del chip. Especialmente complejo es fabricar la capa metálica inferior M0, que es la más fina y la más cercana a los transistores.

Precisamente estas etapas, según los expertos, representan el mayor problema. Los avanzados transistores GAA, aunque mejoran la eficiencia a nivel de componentes individuales, prácticamente no simplifican los complejos procesos MEOL y BEOL. La distancia entre las compuertas de los transistores, determinada por las capacidades de MEOL, sigue siendo un factor crítico.

Perspectivas y logros reales

A pesar de estas limitaciones de fabricación, los ingenieros de SMIC han logrado encontrar una vía para aumentar la densidad de integración. La reducción del paso de las aletas (fin pitch) en la arquitectura GAA permite disminuir la altura de las celdas lógicas. Esto, a su vez, abre la posibilidad de pasar de una configuración de 5 pistas a una de 4 pistas en la capa M0.

Gracias a estas optimizaciones, SMIC puede comenzar a utilizar celdas lógicas “G57H198” o “G54H198”. Estas celdas tienen una densidad de 137,8 MT/mm², acercándose a las cifras del proceso de 5 nm utilizado por fabricantes líderes mundiales como TSMC. Así, incluso con los complejos procesos de formación de las capas metálicas medias e inferiores, SMIC podría alcanzar potencialmente un nivel de rendimiento equivalente a tecnologías de 5 nanómetros. Se trata de un gran salto para la industria china, que permitirá reducir la brecha con los líderes mundiales utilizando al mismo tiempo sus propias capacidades de producción. Sin embargo, alcanzar un verdadero proceso de 3 nm, que requiere acceso a la litografía EUV, sigue siendo para China una tarea a largo plazo y compleja.